Kesh ierarxiyası
Kesh ierarxiyası, yamasa kóp dárejeli kesh — bul maǵlıwmatlardı keshlew ushın hár túrli kiriw tezliklerine tiykarlanǵan yad saqlawshılar ierarxiyasın qollanatuǵın yad arxitekturası. Joqarı talapqa iye maǵlıwmatlar joqarı tezliktegi kiriw yad saqlawshılarında keshlenedi, bul oraylıq processor blogı (CPU) yadrolarına tezirek jetiwge múmkinshilik beredi.
Kesh ierarxiyası - yad ierarxiyasınıń bir túri hám bólegi bolıp, qatlamlı saqlawdıń bir túri dep esaplawǵa boladı[1]. Bul dizayn CPU yadrolarına tiykarǵı yadqa jetiwdiń keshigiwine qaramastan tezirek islew múmkinshiligin beriw ushın arnalǵan edi. Tiykarǵı yadqa kiriw CPU yadrosınıń ónimdarlıǵı ushın tar orın bolıwı múmkin, sebebi CPU maǵlıwmatlardı kútedi, al pútkil tiykarǵı yadtı joqarı tezlikli etiw júdá qımbat bolıwı múmkin. Joqarı tezliktegi keshler - bul CPU tárepinen eń kóp qollanılatuǵın maǵlıwmatlarǵa joqarı tezliktegi kiriwge múmkinshilik beretuǵın hám CPU saatın tezletiwge ruqsat beretuǵın kompromiss[2].
Tariyxı
Kompyuter hám elektron chip rawajlanıwı tariyxında CPU tezliginiń artıwı yadqa kiriw tezliginiń jaqsılanıwınan ozıp ketetuǵın dáwir boldı. CPU hám yad tezligi arasındaǵı ayırmashılıq CPU kóbinese bos turatuǵının ańlattı. CPU lar berilgen waqıtta kóbirek buyrıqlardı orınlaw hám atqarıw uqıplılıǵına iye boldı, biraq tiykarǵı yadtan maǵlıwmatlarǵa kiriw ushın kerek bolǵan waqıt baǵdarlamalardıń bul múmkinshilikten tolıq paydalanıwına kesent berdi. Bul másele tezirek processorlardıń potencialın ámelge asırıw ushın joqarıraq kiriw tezligine iye yad modellerin jaratıwǵa túrtki boldı.
Bul kesh yad koncepciyasınıń payda bolıwına alıp keldi, onı birinshi ret 1965-jılı Kembridj universitetiniń britaniyalı kompyuter ilimpazı Moris Uilks usınǵan edi. Ol bunday yad modellerin «qul yad» dep atadı[3]. Shama menen 1970-jıldan 1990-jılǵa shekem Anant Agarval, Alan Djey Smit, Mark D. Xill, Tomas R. Puzak hám basqalardıń maqalaları hám ilimiy jumısları jaqsıraq kesh yad dizaynların talqıladı. Sol waqıtta birinshi kesh yad modelleri ámelge asırıldı, biraq izertlewshiler jaqsıraq dizaynlardı izertlep hám usınıp atırǵan bolsa da, tezirek yad modellerine bolǵan zárúrlik dawam etti. Bul zárúrlik dáslepki kesh modelleri maǵlıwmatlarǵa kiriw keshigiwin jaqsılaǵan bolsa da, qárejet hám texnikalıq sheklewler sebepli kompyuter sistemasınıń keshi tiykarǵı yad kólemine jaqınlasıwı múmkin emes bolǵanlıǵınan kelip shıqtı. 1990-jıldan baslap, birinshi dárejeli keshke qosımsha retinde ekinshi dárejeli kesh qosıw sıyaqlı ideyalar usınıldı. Jan-Lup Baer, Ven-Xann Vang, Endryu V. Vilson hám basqalar bul model boyınsha izertlewler alıp bardı. Bir neshe simulyaciyalar hám ámelge asırıwlar eki dárejeli kesh modelleriniń artıqmashlıqların kórsetkennen keyin, kóp dárejeli keshler koncepciyası kesh yadlardıń jańa hám ulıwma jaqsıraq modeli retinde qabıl etildi. 2000-jıldan baslap, kóp dárejeli kesh modelleri keń kólemde dıqqat tarttı hám házirgi waqıtta kóplegen sistemalarda qollanılmaqta, mısalı, Intel kompaniyasınıń Core i7 ónimlerinde qollanılatuǵın úsh dárejeli keshler[4].
Kóp dárejeli kesh
Hárbir buyrıqtı orınlaw ushın tiykarǵı yadqa kiriw áste islewge alıp keliwi múmkin, bunda saattıń tezligi maǵlıwmatlardı tabıw hám alıwǵa ketetuǵın waqıtqa baylanıslı boladı. Processordan bul yad keshigiwin jasırıw ushın, maǵlıwmatlardı keshlew qollanıladı. Processorǵa maǵlıwmat kerek bolǵan hár qanday jaǵdayda, ol tiykarǵı yadtan alınıp, kesh dep atalatuǵın kishkene yad qurılmasında saqlanadı. Eger sol maǵlıwmatqa jáne kerek bolsa, tiykarǵı yadqa barmastan aldın kesh izertlenedi. Bul qurılma tiykarǵı yadqa salıstırǵanda maǵlıwmatlardı izlew hám alıw waqıtı jaǵınan processorǵa jaqınıraq jaylasqan. Keshti qollanıwdıń artıqmashlıqların kesh penen hám keshsiz yad ierarxiyası ushın ortasha kirisiw waqıtın (OKW) esaplaw arqalı dálillewge boladı.
Derekler
- ↑ Computer Architecture: a Quantitative Approach.
- ↑ «Cache: Why Level It».
- ↑ "Sir Maurice Vincent Wilkes | British computer scientist". https://www.britannica.com/biography/Maurice-Vincent-Wilkes.
- ↑ "Memory Hierarchy Design – Part 6. The Intel Core i7, fallacies, and pitfalls". https://www.edn.com/memory-hierarchy-design-part-6-the-intel-core-i7-fallacies-and-pitfalls.